Sıfırdan DDR4 UDIMM Tasarımı: Open Memory Initiative'den Dersler

Neden Açık Kaynak Bellek Modülü?

Bellek modülü tasarımı geleneksel olarak kapalı bir disiplin olmuştur. JEDEC standartları spesifikasyonu sağlar, ancak bunları uygulama bilgisi tescilli tasarımlar ve NDA korumalı referans implementasyonları arasında dağınık haldedir.

Open Memory Initiative, tamamen açık kaynaklı, belgelenmiş ve eğitici bir DDR4 UDIMM referans tasarımı oluşturarak bunu değiştirmek için yola çıktı.

Dokümantasyonla Başlamak

Tek bir şematik sembol çizmeden önce yazdık. Mimari Karar Kayıtları (ADR'ler) her büyük kararı belgeledi: neden SO-DIMM yerine UDIMM, neden tescilli EDA yerine KiCad, neden prototip-öncelikli yerine dokümantasyon-öncelikli.

Bu yaklaşım iki amaca hizmet eder. Birincisi, düşünce netliği sağlar. Bir LDO yaklaşımı yerine neden 1,2V regülatör topolojisi seçtiğinizi yazmak, ödünleşimleri anlamayı gerektirir. İkincisi, yeni katkıda bulunanların yalnızca neyin inşa edildiğini değil, neden inşa edildiğini anlamak için çalışabileceği bir bilgi tabanı oluşturur.

DDR4 UDIMM Mimarisi

DDR4 UDIMM aldatıcı derecede karmaşıktır. Özünde, dikkatli bir şekilde tasarlanmış bir bus topolojisi aracılığıyla bağlanan ranklara organize edilmiş DRAM çipleri bulunur. Temel alt sistemler şunlardır:

Güç Dağıtım Ağı (PDN): DDR4, dört voltaj rayı gerektirir. Ayrıştırma stratejisi, toplu kapasitans, orta frekanslı ayrıştırma ve her DRAM çipine yakın yerleştirilmiş yüksek frekanslı bypass kapasitörlerini dengelemelidir.

Adres/Komut/Saat: Bu sinyaller, saat ve adres bus'ının her DRAM çipinden sırayla geçtiği bir fly-by topolojisi kullanır. Bu topoloji, yayılma gecikmesi farklarını telafi etmek için yazma ve okuma seviyelendirmesini mümkün kılar.

Veri Bayt Hatları: Her bayt hattı 8 veri biti ve bir diferansiyel strobe çifti (DQS) içerir. Bir bayt hattı içinde uzunluk eşleştirme kritiktir. Bayt hatları arasında kontrollü kayma kabul edilebilir çünkü DDR4 protokolü bayt-hattı başına zamanlama ayarını yönetir.

Sinyal Bütünlüğü Değerlendirmeleri

DDR4 veri hızlarında (3200 MT/s'ye kadar) sinyal bütünlüğü isteğe bağlı değildir. Temel değerlendirmeler şunlardır:

• Tüm yüksek hızlı izlerde empedans kontrolü (tipik olarak veri için 40 ohm tek-uçlu, DQS için 80 ohm diferansiyel)
• Bayt hatları içinde milimetre-altı toleranslarla uzunluk eşleştirme
• Uygun aralık ve toprak referans düzlemleri aracılığıyla çapraz konuşma yönetimi
• Katman geçişlerinde dönüş yolu sürekliliği

Öğrenilen Dersler

OMI'yi inşa etmek birkaç ilkeyi pekiştirdi:

1. Önce belgele, sonra tasarla. ADR metodolojisi, kararları şematiklere aktarmadan önce düşünmeye zorlayarak birkaç maliyetli tasarım pivot'ını önledi.

2. Açık araçlar işe yarıyor. KiCad, hiyerarşik sayfalarla karmaşık, çok sayfalı şematikleri işleyebilecek noktaya olgunlaştı. IBIS model içe aktarma ve empedans hesaplama için topluluk eklentileri paha biçilmezdir.

3. Eğitim ölçeklenir. Tasarımın yanında yazdığımız eğitim bölümleri, deponun en çok referans verilen kısmı haline geldi. İnsanlar öğrenmek istiyor ve açık donanım benzersiz bir öğrenme platformu sunuyor.

Sırada Ne Var?

OMI'nin bir sonraki aşaması, empedans kontrollü katman yapısıyla PCB yerleşimi, açık kaynak IBIS modelleri kullanarak SI simülasyonu ve prototip üretiminden önce topluluk incelemesine odaklanıyor. Her adım belgelenecek, her karar kaydedilecek.

Bellek tasarımı, sinyal bütünlüğü veya açık donanım ile ilgileniyorsanız, depo katkılara ve tartışmalara açıktır.